研究人员开发了 VHDLSuite，这是一个旨在评估大型语言模型 (LLM) 在生成 VHDL 代码方面性能的新基础设施。该系统通过创建用于 VHDL 生成、综合和验证的标准流水线，解决了当前 LLM 评估主要集中在 Verilog 上的不足。VHDLSuite 包括一个包含 200 多个 VHDL 问题的基准测试，以及一个将 Verilog 设计转换为可执行 VHDL 基准测试的数据流水线，确保了全面准确的测试。 AI
影响 这项研究提供了一个框架，以更好地评估 LLM 在生成 VHDL（一种关键的硬件描述语言）方面的能力，有可能改进未来的硬件设计工具。
排序理由 该集群描述了一篇介绍 LLM 代码生成基准测试和评估框架的新学术论文。[lever_c_demoted from research: ic=1 ai=1.0]
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