VerilogEval
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2 天有情绪数据
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大型语言模型在硬件设计的 RTL 编码中遇到困难，触及知识极限
一项新的研究论文探讨了大型语言模型（LLMs）在硬件设计中的局限性，特别是在将顺序编程知识转化为寄存器传输级（RTL）编码所需的并行逻辑方面。该研究引入了一种新颖的错误分类法，将失败分为语法、语义、可解功能和不可解功能类型。研究结果表明，即使是先进的模型在 VerilogEval 基准测试上也达到了经验上限，不可解的功能性错误阻碍了更高的通过率。研究表明，当前的对齐技术主要教会模型编译代码，虽然采样可以修复可解的错误，但真正的 RTL…
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新的 LLM 工具增强硬件设计和数据生成
研究人员正在开发新的方法来改进大型语言模型（LLM）在硬件设计中的应用，特别是用于生成寄存器传输级（RTL）代码。一种名为 LLM4RTL 的方法采用工具辅助架构和精炼数据集，以更小的 LLM 实现与 GPT-4o 相媲美的性能。另一项开发 VHDLSuite 引入了一个用于 VHDL 生成的基准和评估框架，突出了将 LLM 应用于这种特定硬件描述语言所面临的挑战。此外，还提出了一种名为 RoSE 的新代理指标，用于在不需要人工测试集…
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新框架引导LLM生成更准确的RTL代码
研究人员开发了CASS-RTL，一个旨在提高大型语言模型（LLM）在生成硬件描述语言（HDL）代码，特别是寄存器传输级（RTL）代码时的准确性的新框架。该方法识别并利用LLM中与代码正确性相关的特定注意力模式，引导生成过程产生功能上准确的输出。CASS-RTL无需额外的训练或监督，并在VerilogEval和CVDP等标准基准测试中展示了10-20%的准确性提升。
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新框架将大语言模型生成的硬件设计形式化，以提高正确性
研究人员开发了 CktFormalizer 框架，该框架使用 Lean 4 来改进大语言模型从自然语言生成硬件描述的质量。该系统采用依赖类型，将宽度不匹配和逻辑不完整等常见硬件缺陷捕获为编译时错误，从而确保更高的正确性。CktFormalizer 不仅实现了具有竞争力的仿真通过率，还显著提高了后端可实现性，优化后的设计在保持功能等效性的同时，在面积和功耗方面均有大幅降低。
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LEGO平台赋能基于LLM技能的前端设计生成
研究人员推出LEGO，一个旨在利用大型语言模型增强电子设计自动化（EDA）前端设计生成的新型平台。该系统将设计过程分解为六个不同的阶段，将每个代理的能力表示为灵活即插即用架构中的标准化、可组合电路技能。通过从现有研究和项目中提取和组织超过42个可执行电路技能，LEGO显著提高了解决复杂设计问题的成功率，与基线方法相比，Pass@1准确率提高了80.5%。
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TimingLLM 以高精度预测 Verilog 的综合后时序
研究人员开发了 TimingLLM，一个新颖的两阶段框架，旨在无需综合工具即可预测 Verilog 代码的综合后时序。第一阶段采用微调的 LLM 生成结构-时序线索，第二阶段使用另一个 LLM 预测最差负时序裕度 (WNS) 和总负时序裕度 (TNS)。该方法在 VerilogEval 基准测试上实现了高精度，并与现有方法相比显示出更快的执行时间。
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Arch AI-原生HDL通过LLM生成简化硬件设计
研究人员推出了一种新颖的AI原生硬件描述语言Arch，用于微架构规范和AI辅助代码生成。Arch包含了一流的常用硬件结构构造，将时钟和复位分析转换为编译时类型规则，以增强安全性。该语言的设计优先考虑AI可生成性，其语法和模式允许大型语言模型根据自然语言规范生成结构正确且类型安全的Arch代码。编译器输出SystemVerilog并自动生成用于形式验证的安全属性。