VerilogEval
PulseAugur coverage of VerilogEval — every cluster mentioning VerilogEval across labs, papers, and developer communities, ranked by signal.
1 天有情绪数据
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新框架将大语言模型生成的硬件设计形式化，以提高正确性
研究人员开发了 CktFormalizer 框架，该框架使用 Lean 4 来改进大语言模型从自然语言生成硬件描述的质量。该系统采用依赖类型，将宽度不匹配和逻辑不完整等常见硬件缺陷捕获为编译时错误，从而确保更高的正确性。CktFormalizer 不仅实现了具有竞争力的仿真通过率，还显著提高了后端可实现性，优化后的设计在保持功能等效性的同时，在面积和功耗方面均有大幅降低。
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LEGO platform enables LLM skill-based front-end design generation
Researchers have introduced LEGO, a novel platform designed to enhance front-end design generation for electronic design automation (EDA) using large language models. This system breaks down the design process into six …
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TimingLLM 以高精度预测 Verilog 的综合后时序
研究人员开发了 TimingLLM，一个新颖的两阶段框架，旨在无需综合工具即可预测 Verilog 代码的综合后时序。第一阶段采用微调的 LLM 生成结构-时序线索，第二阶段使用另一个 LLM 预测最差负时序裕度 (WNS) 和总负时序裕度 (TNS)。该方法在 VerilogEval 基准测试上实现了高精度，并与现有方法相比显示出更快的执行时间。
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Arch AI-native HDL simplifies hardware design with LLM generation
Researchers have introduced Arch, a novel AI-native hardware description language designed for micro-architecture specification and AI-assisted code generation. Arch incorporates first-class constructs for common hardwa…