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Verilog
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新框架将大语言模型生成的硬件设计形式化，以提高正确性
研究人员开发了 CktFormalizer 框架，该框架使用 Lean 4 来改进大语言模型从自然语言生成硬件描述的质量。该系统采用依赖类型，将宽度不匹配和逻辑不完整等常见硬件缺陷捕获为编译时错误，从而确保更高的正确性。CktFormalizer 不仅实现了具有竞争力的仿真通过率，还显著提高了后端可实现性，优化后的设计在保持功能等效性的同时，在面积和功耗方面均有大幅降低。
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新的硬件设计为边缘AI提供高效的Softmax和LayerNorm
研究人员开发了用于Transformer模型在边缘设备上运行的、硬件高效的Softmax和Layer Normalization的近似方法。这些方法确保了保证归一化，这对于边缘NLP和生成式AI应用中以得分为导向的任务至关重要。所提出的架构采用Verilog HDL实现，并在28nm CMOS工艺上合成，与现有解决方案相比，其精度下降极小，面积也显著减小。
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TimingLLM 以高精度预测 Verilog 的综合后时序
研究人员开发了 TimingLLM，一个新颖的两阶段框架，旨在无需综合工具即可预测 Verilog 代码的综合后时序。第一阶段采用微调的 LLM 生成结构-时序线索，第二阶段使用另一个 LLM 预测最差负时序裕度 (WNS) 和总负时序裕度 (TNS)。该方法在 VerilogEval 基准测试上实现了高精度，并与现有方法相比显示出更快的执行时间。