Verilog
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2 天有情绪数据
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Enhe科技发布生物制造协议的正式语言
Enhe Technology推出了一种名为生物协议语言（BPL）的正式语言系统及其相关的流水线BPL-COGEN，专为生物实验协议设计。该系统旨在弥合人工智能的数字能力与生物学中的物理执行之间的差距，解决历史上阻碍可重复性的协议精度、验证和跨平台可移植性问题。BPL-COGEN利用大型语言模型和确定性编译器将自然语言协议转换为可验证的BPL代码，在基准测试中实现了高精度，并能在不同的执行环境中实现一致的实验结果。
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新的 LLM 工具增强硬件设计和数据生成
研究人员正在开发新的方法来改进大型语言模型（LLM）在硬件设计中的应用，特别是用于生成寄存器传输级（RTL）代码。一种名为 LLM4RTL 的方法采用工具辅助架构和精炼数据集，以更小的 LLM 实现与 GPT-4o 相媲美的性能。另一项开发 VHDLSuite 引入了一个用于 VHDL 生成的基准和评估框架，突出了将 LLM 应用于这种特定硬件描述语言所面临的挑战。此外，还提出了一种名为 RoSE 的新代理指标，用于在不需要人工测试集…
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新的人工智能方法使用结构化奖励增强 HDL 代码摘要
研究人员开发了 ROSUM-MCTS，一种使用大型语言模型总结硬件描述语言 (HDL) 代码的新方法。该方法受蒙特卡洛树搜索的启发，并结合了结构化探索和强化学习来改进摘要。ROSUM-MCTS 在功能正确性、内容充分性和流畅性之间取得平衡，在 VHDL 和 Verilog 数据集上表现优于基线方法，并对代码修改表现出鲁棒性。
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新框架通过反馈和技能进化增强 LLM 生成的 Verilog
研究人员开发了 Verilog-Evolve，一个旨在增强大型语言模型生成 Verilog 代码的新框架。该系统通过整合来自功能仿真、Yosys 合成和时序分析的反馈循环，超越了孤立采样和功能检查。Verilog-Evolve 迭代地优化代码，根据可配置的评分将最佳候选者提升为新版本，并通过创建、改进和跳过决策的过程在会话中进化技能。
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新框架将大语言模型生成的硬件设计形式化，以提高正确性
研究人员开发了 CktFormalizer 框架，该框架使用 Lean 4 来改进大语言模型从自然语言生成硬件描述的质量。该系统采用依赖类型，将宽度不匹配和逻辑不完整等常见硬件缺陷捕获为编译时错误，从而确保更高的正确性。CktFormalizer 不仅实现了具有竞争力的仿真通过率，还显著提高了后端可实现性，优化后的设计在保持功能等效性的同时，在面积和功耗方面均有大幅降低。
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新的硬件设计为边缘AI提供高效的Softmax和LayerNorm
研究人员开发了用于Transformer模型在边缘设备上运行的、硬件高效的Softmax和Layer Normalization的近似方法。这些方法确保了保证归一化，这对于边缘NLP和生成式AI应用中以得分为导向的任务至关重要。所提出的架构采用Verilog HDL实现，并在28nm CMOS工艺上合成，与现有解决方案相比，其精度下降极小，面积也显著减小。
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TimingLLM 以高精度预测 Verilog 的综合后时序
研究人员开发了 TimingLLM，一个新颖的两阶段框架，旨在无需综合工具即可预测 Verilog 代码的综合后时序。第一阶段采用微调的 LLM 生成结构-时序线索，第二阶段使用另一个 LLM 预测最差负时序裕度 (WNS) 和总负时序裕度 (TNS)。该方法在 VerilogEval 基准测试上实现了高精度，并与现有方法相比显示出更快的执行时间。
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新研究解决大语言模型的事实准确性、架构推断和专业化评估问题
研究人员正在开发新方法来提高大语言模型（LLM）的准确性和可靠性。Google Research 推出了 SLED（Self Logits Evolution Decoding）技术，该技术利用 LLM 的所有层来增强事实准确性，而无需额外的微调或外部数据。同时，研究也在探索如何通过限制性 API 访问来推断 LLM 的架构属性，并创建新的基准来评估 LLM 在金融服务和编译器问题解决等专业领域的表现。此外，研究还在调查 LLM 集成…