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Norsk(NO) OpenRTLSet: A Fully Open-Source Dataset for Large Language Model-based Verilog Module Design

AI驱动的Verilog硬件设计开源数据集发布

作者 PulseAugur 编辑部 · [1 个来源] ·

研究人员发布了OpenRTLSet，这是一个大型开源数据集，包含超过131,000个用于硬件设计的Verilog代码样本。该数据集包括Verilog、VHDL和C/C++的翻译，以及由DeepSeek-R1模型生成的自然语言描述。该资源旨在促进语言模型在Verilog代码生成方面的微调，并展示了开源方法在硬件设计中的潜力。 AI

影响 支持用于硬件设计的AI工具的开发，可能加速芯片开发周期。

排序理由 该集群包含一篇描述用于LLM驱动的硬件设计新数据集的学术论文。[lever_c_demoted from research: ic=1 ai=1.0]

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报道来源 [1]

  1. arXiv cs.CL TIER_1 Norsk(NO) · Jinghua Wang, Lily Jiaxin Wan, Sanjana Pingali, Scott Smith, Manvi Jha, Shalini Sivakumar, Xing Zhao, Kaiwen Cao, Deming Chen ·

    OpenRTLSet: A Fully Open-Source Dataset for Large Language Model-based Verilog Module Design

    arXiv:2606.10285v1 Announce Type: new Abstract: OpenRTLSet introduces the largest fully open-source dataset for hardware design, offering over 131,000 diverse Verilog code samples to the research community and industry. Our dataset uniquely combines Verilog code from GitHub repos…

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