PulseAugur
中
实时 18:44:25
English(EN) TimingLLM: A Two-Stage Retrieval-Augmented Framework for Pre-Synthesis Timing Prediction from Verilog

TimingLLM 以高精度预测 Verilog 的综合后时序

作者 PulseAugur 编辑部 · [1 个来源] ·

研究人员开发了 TimingLLM，一个新颖的两阶段框架，旨在无需综合工具即可预测 Verilog 代码的综合后时序。第一阶段采用微调的 LLM 生成结构-时序线索，第二阶段使用另一个 LLM 预测最差负时序裕度 (WNS) 和总负时序裕度 (TNS)。该方法在 VerilogEval 基准测试上实现了高精度，并与现有方法相比显示出更快的执行时间。 AI

影响 引入了一种新的基于 LLM 的方法，用于更快、更准确的硬件设计时序预测，可能加速 RTL 迭代。

排序理由 这是一篇研究论文，详细介绍了硬件设计中时序预测的新框架。

在 arXiv cs.LG 阅读 →

AI 生成摘要 · Google Gemini · 来自 1 个来源。 我们如何撰写摘要 →

TimingLLM 以高精度预测 Verilog 的综合后时序

报道来源 [1]

  1. arXiv cs.LG TIER_1 English(EN) · Armin Abdollahi, Negin Ashrafi, Mehdi Kamal, Massoud Pedram ·

    TimingLLM：一种用于预合成时序预测的二阶段检索增强框架，适用于 Verilog

    arXiv:2604.23602v1 Announce Type: cross Abstract: Early, tool-free prediction of post-synthesis timing remains a key obstacle to rapid RTL iteration. We introduce TimingLLM, a two-stage retrieval-augmented LLM pipeline that estimates worst negative slack (WNS) and total negative …

相关实体

相关话题