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Wns
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StateTune 通过持久化内存增强 LLM 辅助的 EDA 流调优
研究人员开发了 StateTune，一种优化电子设计自动化 (EDA) 流的新颖方法。与先前将 LLM 视为外部建议者的做法不同，StateTune 将 LLM 集成到一个闭环、携带状态的过程中。该系统利用持久化优化内存，该内存会在每次评估时更新，并在候选生成和预算分配之间共享。StateTune 在六个基准模块上展示了卓越的性能，在超体积、最差负松弛、面积和功耗方面优于基线。
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TimingLLM 以高精度预测 Verilog 的综合后时序
研究人员开发了 TimingLLM，一个新颖的两阶段框架，旨在无需综合工具即可预测 Verilog 代码的综合后时序。第一阶段采用微调的 LLM 生成结构-时序线索，第二阶段使用另一个 LLM 预测最差负时序裕度 (WNS) 和总负时序裕度 (TNS)。该方法在 VerilogEval 基准测试上实现了高精度，并与现有方法相比显示出更快的执行时间。