JEDEC
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- 2026-07-08 research_milestone JEDEC released the new SPHBM4 standard to lower the cost of AI memory. 来源
3 天有情绪数据
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JEDEC的SPHBM4标准大幅降低AI内存成本
JEDEC推出了一项新标准SPHBM4，旨在降低AI处理器中使用的高带宽内存（HBM）的成本。该标准采用了更窄的512位接口，并允许使用成本较低的有机基板，从而无需昂贵的转接板和台积电CoWoS等先进封装。SPHBM4通过提高数据传输速率来维持HBM4级别的带宽，旨在使高性能内存更容易用于AI应用。
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新的SPHBM4标准旨在普及AI芯片的HBM
JEDEC宣布了一项新标准SPHBM4 (JESD330-4)，旨在通过允许在高带宽内存 (HBM) 的标准封装中使用HBM来普及HBM。这项新标准允许在专门的、供应受限的高级封装设施之外进行HBM组装，有可能使HBM能够用于中端AI芯片、网络硅和游戏GPU。SPHBM4通过减少引脚数量同时将信号速度提高四倍来实现这一目标，这也需要使用更高层数的基板，并增加了芯片封装占位符的物理尺寸，从而推动了基板材料的需求和定价。
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SNIA 推出 MRAM SIG 以标准化接口并促进采用
存储网络工业协会 (SNIA) 成立了磁阻随机存取存储器 (MRAM) 特别兴趣小组 (SIG)，以促进 MRAM 的采用。该小组旨在标准化 MRAM 技术并开发新接口，以简化实施，特别是在人工智能、汽车和数据中心应用领域。SIG 正在与 IEEE 标准协会合作，解决对磁场敏感性的担忧，并致力于制定 JEDEC 标准，使 MRAM 能够与 LPDDR 和 CXL 等现有内存接口无缝集成，从而可能在包括 chiplets 在内的各种架构…
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JEDEC 为 AI 不断增长的设备端需求开发 LPDDR6
JEDEC 正在开发 LPDDR6 内存，以满足设备端 AI 应用日益增长的需求。这一新的内存标准旨在提供更高的带宽和更低的功耗，这对于直接在移动设备上加速 AI 任务至关重要。
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AMD 发布 EXPO 超低延迟 DDR5 内存
AMD 推出了 EXPO 超低延迟 (ULL) DDR5 内存，旨在通过优化子时序来提升性能。该公司声称，与标准 EXPO 相比，这项新功能将平均带来 4% 的性能提升，与 JEDEC 标准相比则能提升 13%，尤其有利于游戏场景。虽然兼容现有芯片组，但 EXPO ULL 需要新的 DIMM 和可能的 BIOS 更新，AMD 预计这些新内存套件的定价将与当前产品类似。
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内存巨头推动AI、HPC服务器新MRDIMM标准
主要内存制造商三星电子、SK海力士和美光即将完成下一代服务器DRAM模块标准MRDIMM。这一新标准针对AI和高性能计算任务进行了优化，通过允许两个内存通道并发运行来提供更快的数据处理速度。与HBM不同，MRDIMM将作为CPU直接访问的主内存。