field-programmable gate array
PulseAugur coverage of field-programmable gate array — every cluster mentioning field-programmable gate array across labs, papers, and developer communities, ranked by signal.
- used by Spiking neural networks 90%
- used by CNN 80%
- developed Spiking neural networks 70%
- used by central processing unit 70%
- used by hls4ml 70%
- developed by Spiking neural networks 70%
- instance of CNN 70%
- used by Large Hadron Collider 70%
- used by application-specific integrated circuit 70%
- competes with graphics processing unit 60%
- instance of application-specific integrated circuit 60%
- other central processing unit 50%
12 天有情绪数据
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新的剪枝技术优化了嵌入式事件驱动视觉的GCN
研究人员开发了一种面向嵌入式事件驱动视觉系统的图卷积神经网络（GCN）的硬件感知剪枝和量化策略。该方法旨在通过减少内存使用同时保持推理精度来优化资源受限FPGA平台上的GCN模型。在CIFAR-10、MNIST-DVS和N-Caltech101等数据集上的评估表明，BRAM内存显著减少，精度下降幅度在1.65%至5.18%之间。
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BitLogic框架统一了FPGA原生神经网络的训练
研究人员开发了BitLogic，一个统一的框架，旨在标准化利用布尔逻辑运算而非传统乘加运算的梯度下降型神经网络的训练和评估。该框架允许将单个训练好的检查点部署到GPU、FPGA和ASIC上，解决了当前训练流水线和硬件报告惯例的碎片化问题。通过系统地分析设计空间，BitLogic识别出一种最优配置，在准确性和效率方面均优于以往的方法，在FPGA上实现了比GPU显著更高的吞吐量和更低的能耗。
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DBNN 为脑机接口实现准确、低功耗的神经脉冲分类
研究人员开发了一种深度二值化神经网络（DBNN），用于可植入脑机接口的节点内脉冲分类。该 DBNN 系统具有两个二值化隐藏层，通过符号控制累加和按位逻辑实现无乘法器推理。所提出的分类器在合成和体内数据集上实现了 98.7% 的中位数准确率，其 FPGA 原型展示了低延迟和低硬件成本。ASIC 可行性研究表明其硅面积小且工作功耗极低，适合低功耗、可植入的神经接口。
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面向FPGA的新型Transformer架构实现高压缩率
研究人员开发了ELiTeFormer，这是一种新颖的Transformer模型架构，专门为在现场可编程门阵列（FPGA）上高效部署而设计。该架构统一了混合线性注意力与超低精度三元线性投影，实现了显著的模型权重和KV缓存压缩。与部署在硬件上的现有模型（如LLaMA 3）相比，ELiTeFormer在准确性方面具有竞争力，并在延迟和能效方面提供了实质性改进。
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新研究实现了服务器的细粒度计算卸载
一篇新研究论文提出了一种在服务器中实现细粒度计算卸载的方法，旨在通过将卸载与其他请求重叠来提高性能。该方法利用服务器现有的并发机制，将卸载视为一个路由问题，而无需进行完全重写。该技术涉及将卸载提交给执行器，挂起请求，并在完成后恢复请求，这在各种服务器并发模型下，在真实硬件上显示出1.2-5.4倍的性能提升。
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AI生成的FPGA内核因准确性担忧面临审查
一篇近期文章质疑了AI生成的现场可编程门阵列（FPGA）内核的准确性和未来可行性。作者表示非常失望，认为虽然AI可能为FPGA开发提供一条前进的道路，但也可能导致精度和可靠性下降。
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新的硬件架构强制自主系统的语义协调
研究人员开发了一种新颖的、基于硬件强制的语义协调架构，以增强复杂自主系统的安全性和实时性能。该方法利用现场可编程门阵列（FPGA）在硬件层面直接实现协调语义，该架构建立在基于主题的通信空间 Petri 网（TB-CSPN）框架之上。其目标不是加速处理，而是确保确定性协调、时间同步和可强制执行的安全保证，而语义推理仍然是自适应和软件驱动的。
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新框架增强了FPGA加速器中的容错能力
研究人员开发了ProWAFT，一个专为SRAM基FPGA上实现的CNN加速器设计的新型容错框架。该系统解决了瞬态故障带来的挑战，这些故障可能损害边缘计算环境的可靠性。ProWAFT利用部分重构，跨可重构分区动态应用三模冗余（TMR），平衡工作负载关键性、故障传播和重构开销，以优化延迟、能耗和可靠性。
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FlexViT：FPGA加速器提升边缘视觉Transformer性能
研究人员开发了FlexViT，这是一款灵活的基于FPGA的加速器，旨在提高边缘设备上视觉Transformer (ViT) 模型的效率。该加速器通过将现代ViT的异构架构（结合了卷积层和全连接层）映射到一个统一的INT8 GEMM引擎上，解决了其异构架构带来的挑战。FlexViT采用双模式数据流和深度优先分块策略来优化性能并降低内存带宽需求。评估显示，FlexViT在加速器执行的层上可实现高达2.74倍的加速，与纯CPU执行相比，整体…
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E-Ink 开发板重获新生，成为 60Hz Game Boy 模拟器
一位名叫 Wenting Zhang 的爱好者成功地将一款停产的 E-Ink 开发板改造成了一个功能齐全的 Game Boy 模拟器。这个项目被称为“Paper Boy S3”，使用了 ESP32-S3 微控制器和一个高分辨率的电子墨水显示屏，将双核芯片推向极限以实现 60Hz 的刷新率。虽然模拟器存在一些限制，例如声音不完美和依赖触摸屏控制，但它代表了一项重大的硬件黑客成就，尤其是在将电子墨水技术应用于游戏方面。
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SparsePixels框架提升稀疏数据在FPGA上的CNN推理性能
研究人员开发了SparsePixels框架，旨在优化稀疏数据在FPGA上的卷积神经网络（CNN）推理。该方法选择性地处理活动像素，与标准的密集CNN相比，显著减少了计算量和延迟。对于LArTPC图像，SparsePixels实现了73倍的加速，将推理时间缩短至一微秒以内，同时保持了高性能并符合FPGA资源限制。
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FPGA加速器通过合并算子提升U-Net能效 · 跟踪3个来源
研究人员开发了一种用于U-Net卷积层的高能效硬件加速器，该加速器在现场可编程门阵列（FPGA）上实现。所提出的合并乘加（MMA）架构融合了运算，与传统的数字串行方法相比，可降低延迟并提高吞吐量。这种基于FPGA的解决方案提供了显著更高的能效，与基于CPU的推理相比，能效提高了近一个数量级，并且与现有的MSDF FPGA实现相比，能耗大大降低。
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PatchINR 使用基于块的方法将 INR 推理延迟降低 75%
研究人员开发了 PatchINR，这是一种新颖的基于块的隐式神经表示 (INR) 方法，可显著降低高分辨率信号建模的计算成本。通过将不重叠的块作为基本单元进行处理，PatchINR 在单次前向传播中预测整个像素块，与传统的逐像素方法相比，大大减少了推理查询。该方法在参数开销极小的情况下实现了可比的重建质量，并将推理延迟降低了 75%。此外，还提出了一种用于 FPGA 的硬件加速架构，以进一步提高 PatchINR 的效率。
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新型忆阻器突触设计有望实现高效的片上神经网络
研究人员开发了一种用于片上神经网络的基于物理的设计，该设计利用了能够支持广泛电导状态的多级忆阻器突触。该设计根植于离子传输物理学，包括一个状态变量模型，该模型考虑了在各种噪声和漂移条件下可存储的子级别。所提出的架构将这些器件集成到1T1R交叉阵列结构中，从而在模拟域内实现模拟向量-矩阵乘法以及用于推理、反向传播和权重更新的原位学习规则。该设计旨在创建一个高密度、模拟、内存内神经网络处理器，在效率方面显著超越传统的CMOS和二元ReRA…
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FPGA加速系统在轨道目标检测中达到97%的准确率
研究人员开发了一个用于实时检测空间驻留目标（RSOs）的FPGA加速神经形态视觉系统。该开源框架将网格聚类算法适配于FPGA加速，并集成了单事件基相机与分布式处理架构。该系统使用EVAS数据集，在RSOs检测方面达到了97%的准确率，功耗为8.5W，延迟低于62毫秒，适用于空间监视网络。
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NeuronFabric 架构支持片上 Transformer 训练
研究人员推出 NeuronFabric，这是一种专为使用本地 Adam 更新进行片上 Transformer 训练而设计的软件参考架构。一个 C# 原型证明了该方法的可用性，无需外部框架即可处理前向传播、反向传播和 Adam 优化。该架构旨在通过将权重存储在 BF16 中，同时将 Adam 优化器矩保留在 FP32 中（一种称为 BF16W 的配置）来减少内存需求。该方法在训练 Shakespeare 语料库的 334K 参数 Tra…
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调查探讨面向空间任务的基于FPGA的神经网络加速器
一篇发表在arXiv上的调查论文探讨了在空间应用中使用现场可编程门阵列（FPGA）来加速神经网络。该论文强调了空间任务中对先进车载计算日益增长的需求，并指出FPGA因其灵活性、成本效益和抗辐射能力而成为一种有前途的解决方案。它分析了现有研究，指出了趋势和研究空白，并为实现这些加速器以增强航天器能力提出了未来方向。
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新的VQ4SNN架构提高了FPGA脉冲神经网络的内存效率
研究人员开发了VQ4SNN，这是一种新颖的架构，旨在使脉冲神经网络（SNN）在FPGA上部署时更具内存效率。该方法利用向量量化（VQ）来减少存储突触权重所需的显著片上内存，这是边缘AI应用的一个常见瓶颈。VQ4SNN采用两级内存系统，具有共享码本和紧凑指针，能够在不影响推理精度的前提下大幅减少BRAM使用量。
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新研究推动脉冲神经网络在效率和验证方面的进展
研究人员开发了用于脉冲神经网络（SNN）的新方法，重点是提高其效率和验证能力。一项研究介绍了一种可学习的残差语音到脉冲编码器，该编码器在保持参数效率的同时提高了在 Google Speech Commands v2 基准测试上的准确性。另一项开发 VQ4SNN 利用矢量量化显著降低了在 FPGA 上部署 SNN 的内存需求，使其更适合边缘 AI 应用。此外，还创建了一个用于概率 SNN 的形式化验证工具，采用商抽象来管理状态空间爆炸并…
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KANs在FPGA上加速机器学习，实现超快推理
研究人员开发了一种新颖的方法，利用Kolmogorov-Arnold网络（KANs）在现场可编程门阵列（FPGAs）上加速机器学习。该方法旨在通过将神经网络直接实现为数字逻辑，绕过传统处理器（如GPU）的开销，从而实现超快的推理和在线学习。这项工作在两篇论文中进行了详细介绍，重点关注KANs在FPGA上的高效评估和样条局部性，以满足专用应用中超低延迟和高硬件效率的需求。