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English(EN) Synopsys validates a PCIe 6.0 PHY inside a face-to-face 3D stack at 64 GT/s — says it got there by pulling apart an existing 2D test chip

Synopsys 验证了首个 3D PCIe 6.0 PHY 堆叠芯片设计

作者 PulseAugur 编辑部 · [1 个来源] ·

Synopsys 开发并验证了首个 3D PCIe 6.0 测试芯片，将 PHY 集成在面对面堆叠封装中。该芯片每通道可实现 64 GT/s，并使用 PAM4 信号传输，满足标准位错误率要求。该开发涉及通过添加硅通孔和重新设计 3D 封装电路来改造现有的 2D 芯片设计，这为信号路由和完整性带来了独特的挑战。 AI

影响 堆叠芯片中高速互连的这项进步可以通过提高数据传输速率来支持更强大的 AI 硬件。

排序理由 该项目详细介绍了用于先进封装的新芯片设计方法的技术验证和发布。[lever_c_demoted from research: ic=1 ai=0.7]

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Synopsys 验证了首个 3D PCIe 6.0 PHY 堆叠芯片设计

报道来源 [1]

  1. Tom's Hardware TIER_1 English(EN) · Luke James ·

    Synopsys 在 64 GT/s 的面对面 3D 堆叠中验证了 PCIe 6.0 PHY — 表示其通过拆解现有 2D 测试芯片实现

    Synopsys has published silicon results for what it calls the first 3D PCIe 6.0 test chip, a 5nm PHY built into a face-to-face stacked package.

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