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TOOL · CL_211093 · Aug 20 · 13:32

Synopsys 验证了首个 3D PCIe 6.0 PHY 堆叠芯片设计

Synopsys 开发并验证了首个 3D PCIe 6.0 测试芯片，将 PHY 集成在面对面堆叠封装中。该芯片每通道可实现 64 GT/s，并使用 PAM4 信号传输，满足标准位错误率要求。该开发涉及通过添加硅通孔和重新设计 3D 封装电路来改造现有的 2D 芯片设计，这为信号路由和完整性带来了独特的挑战。