Yosys
PulseAugur coverage of Yosys — every cluster mentioning Yosys across labs, papers, and developer communities, ranked by signal.
2 天有情绪数据
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LLM 生成的 ARCH HDL 可验证浮点类型
研究人员为 ARCH 硬件描述语言开发并验证了浮点数据类型，该类型专为语言模型生成而设计。该系统确保了可综合的 SystemVerilog、SMT-LIB 和 Lean 4 证明模型在比较、转换和算术运算等运算符之间的一致性。对较简单的运算符进行了详尽的验证，而复杂的基于乘法的运算则根据四舍五入到最近偶数的规范证明了其正确性，并针对性能和流水线化进行了优化。
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新基准 CLOSER-Bench 评估硬件设计收敛中的 AI 代理
研究人员推出了 CLOSER-Bench，这是一个新的评估协议，旨在评估 AI 代理在硬件工程任务中的能力。该基准侧重于预算跨阶段设计收敛，整合了从规范到 RTL 生成，以及从 RTL 到物理实现 (GDS) 的任务。它利用了 Verilator、Yosys 和 OpenROAD 等开源工具，并衡量最终质量、随时间推移的进展、工具成本以及从后端故障中恢复的能力。初步测试显示，代理解决局部编码任务的能力与它们在集成验证和收敛挑战中的表现…
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新框架通过反馈和技能进化增强 LLM 生成的 Verilog
研究人员开发了 Verilog-Evolve，一个旨在增强大型语言模型生成 Verilog 代码的新框架。该系统通过整合来自功能仿真、Yosys 合成和时序分析的反馈循环，超越了孤立采样和功能检查。Verilog-Evolve 迭代地优化代码，根据可配置的评分将最佳候选者提升为新版本，并通过创建、改进和跳过决策的过程在会话中进化技能。
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Arch AI-原生HDL通过LLM生成简化硬件设计
研究人员推出了一种新颖的AI原生硬件描述语言Arch，用于微架构规范和AI辅助代码生成。Arch包含了一流的常用硬件结构构造，将时钟和复位分析转换为编译时类型规则，以增强安全性。该语言的设计优先考虑AI可生成性，其语法和模式允许大型语言模型根据自然语言规范生成结构正确且类型安全的Arch代码。编译器输出SystemVerilog并自动生成用于形式验证的安全属性。