very-large-scale integration
PulseAugur coverage of very-large-scale integration — every cluster mentioning very-large-scale integration across labs, papers, and developer communities, ranked by signal.
-
新的X-OPM系统提供可解释的片上功耗建模
研究人员开发了X-OPM，一种用于可解释自动片上数字功耗建模的新型系统。该框架使用以人为中心的（human-in-the-loop）工作流程，并将基于树的模型用于特征交互与线性模型用于预测相结合，旨在提高在未见过的工作负载上的泛化能力。在C906向量处理器上进行评估，X-OPM在面积开销极小的情况下达到了0.93以上的R^2分数，性能优于APOLLO、COBIT和标准MLP等现有方法。
-
强化学习优化VLSI芯片供电网络
研究人员开发了一个强化学习框架，用于优化超大规模集成（VLSI）芯片中的供电网络（PDN）。这种新方法使用感知工作负载的功耗轨迹来调整PDN资源分配，在保持完整性约束的同时，将平均归一化PDN面积减少了47%。该强化学习代理，特别是深度Q网络，实现了与模拟退火相当的优化质量，但速度显著更快，优化完成速度大约快26倍。
-
LLM设计的算法提升VLSI宏单元布局效率
研究人员开发了MacroAgent，一个旨在改进超大规模集成（VLSI）设计中宏单元布局的新框架。这种四阶段方法利用大型语言模型（LLMs）生成启发式算法，以增强布局规则性。MacroAgent已证明比现有方法有显著改进，包括布局规则性提高2到8倍，布线长度减少3%到5%，并且端到端评估证实了实际的功耗、性能和面积（PPA）收益。
-
新型VLSI架构通过动态精度缩放实现可持续AI
研究人员开发了Eco-SoC，一种专为可持续人工智能设计的新型VLSI架构。该架构采用动态精度缩放逻辑（DPSL）框架，可动态调整位宽精度，在7nm FinFET工艺上将开关活动降低高达42%。除了传统指标外，生命周期评估表明，Eco-SoC的内含碳足迹在边缘部署的1.1年内即可抵消。此外，一种面向热量的电源门控机制将平均故障间隔时间（MTTF）延长一倍，解决了电子垃圾问题。
-
Intel 详解未来芯片技术：CFET、GaN 集成和新型互连
Intel 披露了其芯片制造技术的进步，包括比前代产品具有更高性能和能效的 Intel 18A-P 工艺节点。该公司还详细介绍了互补场效应晶体管 (CFET)、用于电源管理的氮化镓 (GaN) 和硅集成以及减成钌互连等未来创新的进展。这些发展旨在突破半导体设计中逻辑扩展和能源效率的界限。
-
新的VeriHGN框架预测芯片布局拥塞
研究人员开发了VeriHGN，一个用于芯片布局验证中预测拥塞的新框架。该方法使用增强的异构图来统一电路组件和空间网格，从而更准确地模拟逻辑设计与物理实现之间的相互作用。在工业基准上的实验表明，VeriHGN在预测准确性方面优于或媲美最先进的方法。
-
AI 代理策划开源 VLSI 基准套件
研究人员推出了 HighTide，这是一个利用 AI 代理进行策划的超大规模集成 (VLSI) 设计新基准套件。该开源套件支持多种设计语言和技术节点，并具有带远程缓存的增量编译流程。AI 代理通过覆盖设计生命周期的各个阶段，提供优化、工具参考和维护，从而协助设计策划，决策日志则提供了调优依据的记忆。
-
图神经网络通过更快的电容建模加速VLSI设计
研究人员开发了GNN-Ceff，一种利用图神经网络进行VLSI设计中后布局有效电容建模的新方法。该方法旨在提高静态时序分析的准确性和速度，这是验证电路时序正确性的关键步骤。GNN-Ceff通过GPU并行化实现了显著的速度提升，在真实基准测试中与串行方法相比速度提升高达929倍，同时在准确性上也优于现有启发式方法。