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Register-transfer level
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arXiv新论文评述用于Verilog代码生成的AI模型
一篇新的arXiv评述论文探讨了大型语言模型（LLMs）在Verilog代码生成中的应用，这是硬件设计中的一个关键领域。该论文系统地回顾了102篇研究论文，对所使用的LLMs、数据集、评估指标和对齐技术进行了分类。论文指出了当前研究的局限性，并为AI辅助硬件设计的未来研究方向提出了建议。
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大型语言模型在硬件设计的 RTL 编码中遇到困难，触及知识极限
一项新的研究论文探讨了大型语言模型（LLMs）在硬件设计中的局限性，特别是在将顺序编程知识转化为寄存器传输级（RTL）编码所需的并行逻辑方面。该研究引入了一种新颖的错误分类法，将失败分为语法、语义、可解功能和不可解功能类型。研究结果表明，即使是先进的模型在 VerilogEval 基准测试上也达到了经验上限，不可解的功能性错误阻碍了更高的通过率。研究表明，当前的对齐技术主要教会模型编译代码，虽然采样可以修复可解的错误，但真正的 RTL…
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Alpha-RTL 使用测试时训练优化 LLM 生成的硬件设计
研究人员开发了 Alpha-RTL，一个用于使用大型语言模型 (LLM) 优化硬件设计的新颖框架。该系统采用测试时训练，通过与电子设计自动化 (EDA) 管道集成，使 LLM 策略能够适应特定的硬件设计问题。Alpha-RTL 通过语法检查和仿真来验证候选设计，根据综合得出的功耗、性能和面积 (PPA) 指标对其进行评分，并使用强化学习更新 LLM 策略。实验表明 PPA 显著降低，优于现有的冻结策略方法。