研究人员推出Veri-Sure,一个新颖的多智能体框架,旨在利用大型语言模型(LLM)增强寄存器传输级(RTL)代码的生成。该系统解决了RTL代码生成中的关键挑战,例如测试覆盖率有限、整文件重新生成导致的回归以及调试过程中的语义漂移。Veri-Sure采用设计契约来协调智能体意图,并使用由静态依赖切片指导的补丁机制进行精确修复。它整合了一个结合时间分析和形式化验证的验证流程,从而实现更健壮、更可靠的RTL代码生成。 AI
影响 增强了LLM在硬件设计中的能力,可能加速复杂电子系统的开发。
排序理由 该集群包含一篇详细介绍RTL代码生成新框架和基准的学术论文。[lever_c_demoted from research: ic=1 ai=1.0]
- electronic design automation
- Jiale Liu
- large-language models
- Register-transfer level
- VerilogEval-v2-EXT
- Veri-Sure
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