High-NA EUV
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3 天有情绪数据
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Intel 扩大加州光掩模生产以支持先进 EUV 芯片技术
Intel 正在加州圣克拉拉的 Bowers Campus 扩大其光掩模生产能力。该公司正在建造一座新的制造和公用设施大楼，以提高其生产 DUV 和 EUV 层掩模的能力，包括 Intel 18A 和 14A 等先进节点。此次扩建旨在加强美国的半导体制造领导地位，并确保为领先的工艺技术（特别是可能随时间退化的 EUV 层）提供关键组件的可靠供应。
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Imec 路线图：2038 年实现 0.3 纳米节点，CFET 晶体管在 0.7 纳米时可行
Imec 的 2026 年路线图勾勒了半导体制造的未来，预计到 2038 年实现 0.3 纳米制造节点，并在 0.7 纳米时实现 CFET 晶体管的可行性。该研究组织正在重新定义摩尔定律，强调单元尺寸和密度而非传统的缩小尺寸，因为接触多晶硅间距预计将在 2030 年左右趋于平稳。这一转变需要 CFET 和潜在的 Hyper-NA EUV 光刻等新技术来继续推进芯片功能。
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ASML大富翁棋盘在收藏家交易中换取High-NA EUV乐高套装
一个稀有的、特别版的ASML大富翁棋盘，最初是作为2007年的员工礼品制作的，已被换成ASML High-NA EUV乐高套装。这次通过社交媒体平台X促成的交易，凸显了像ASML这样的知名半导体公司商品日益增长的需求，部分原因是当前的AI热潮。这次交易强调了科技行业内对这类收藏品日益增长的重视，其他公司如台积电（TSMC）和SK海力士（SK Hynix）也发布了受欢迎的商品。
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Intel 启动 2030 年代 10A 和 7A 工艺技术开发
Intel 已启动其 10A 和 7A 半导体制造工艺技术的开发，目标是在 2030 年代部署。该公司确认，其将采用 High-NA EUV 光刻技术的 14A 节点按计划进行，关键的工艺设计套件 (PDK) 发布定于十月。14A 节点的风险生产预计在 2028 年，量产定于 2029 年，这将使其能够与台积电即将推出的 A14 技术竞争。
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TSMC、Intel、Samsung在1.4纳米芯片生产路线图上出现分歧
TSMC、Intel和Samsung都在生产使用2纳米级别工艺技术的芯片，其中Samsung和TSMC已于2025年中后期开始量产。它们的未来路线图存在显著差异：TSMC优先考虑可预测的扩展和专业化，Samsung专注于通过迭代节点变体来提高良率，而Intel则采取激进策略，采用环绕栅极晶体管和背面供电等先进技术，目标是在2027-2028年实现1.4纳米节点。
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摩尔定律经济学因芯片成本上升而失灵
摩尔定律，历史上曾描述了晶体管密度和经济成本，正面临挑战。虽然物理扩展已放缓多年，但最新报道表明经济交易也在破裂。台积电（TSMC）因成本原因而犹豫是否采用ASML的新高数值孔径极紫外光（High-NA EUV）机器，这表明每操作芯片成本下降的趋势可能逆转，影响从智能手机到人工智能基础设施的一切。
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ASML 详细介绍光刻工具路线图，2025 年交付 48 台 EUV 系统
ASML 公布了 2025 年强劲的财务业绩，交付了 48 台 EUV 光刻系统和 131 台浸没式 DUV 工具。公司营收达到 327 亿欧元，年末订单积压总额高达 388 亿欧元。ASML 的路线图包括光刻技术的进步，从 DUV 发展到 Low-NA、High-NA 和 Hyper-NA 系统。