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Verilator
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AI 研究循环优化 CPU 架构，性能提升 92%
受 Andrej Karpathy 工作启发的一个自主研究循环被改编用于优化 CPU 的微架构。该系统提出了、实现了并评估了一个 SystemVerilog CPU 核心的假设，在性能和效率方面取得了显著的改进。该项目突显了 AI 驱动的优化在硬件设计中的潜力，并强调了稳健验证过程的关键作用。
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Arch AI-原生HDL通过LLM生成简化硬件设计
研究人员推出了一种新颖的AI原生硬件描述语言Arch，用于微架构规范和AI辅助代码生成。Arch包含了一流的常用硬件结构构造，将时钟和复位分析转换为编译时类型规则，以增强安全性。该语言的设计优先考虑AI可生成性，其语法和模式允许大型语言模型根据自然语言规范生成结构正确且类型安全的Arch代码。编译器输出SystemVerilog并自动生成用于形式验证的安全属性。