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total negative slack
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新的AI方法可更早预测电路时序错误，性能优于STA
研究人员开发了一种名为STEP-KD（Sequential Timing Evaluation via Progressive Knowledge Distillation）的新方法，用于改进集成电路设计中的早期时序预测。该方法利用中间设计阶段作为知识转移的垫脚石，逐步将后布线、后布局和后规划模型的信息蒸馏到一个后综合学生模型中。实验表明，与直接蒸馏、监督基线和行业标准静态时序分析（STA）工具相比，STEP-KD显著降低了时序预测误…
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新AI工具PPAPlace优化芯片布局以提升性能
研究人员开发了PPAPlace，一个旨在通过优化芯片布局来提升性能、功耗和面积（PPA）的新型AI驱动系统。与侧重于半周长布线长度（HPWL）的传统方法不同，PPAPlace采用双流预测器，结合了图注意力和空间卷积来预测布线后时序指标，如最差负时序裕度（WNS）和总负时序裕度（TNS）。这种方法允许从这些时序指标获得的梯度反馈到布局过程中，与现有基线相比，在WNS和TNS方面取得了显著改进。