研究人员开发了一种名为STEP-KD（Sequential Timing Evaluation via Progressive Knowledge Distillation）的新方法，用于改进集成电路设计中的早期时序预测。该方法利用中间设计阶段作为知识转移的垫脚石，逐步将后布线、后布局和后规划模型的信息蒸馏到一个后综合学生模型中。实验表明，与直接蒸馏、监督基线和行业标准静态时序分析（STA）工具相比，STEP-KD显著降低了时序预测误差，总负时序裕度（Total Negative Slack）预测误差率为19.78%，而STA的误差率为74.84%。这项进展旨在在设计过程的早期识别时序问题，从而避免代价高昂的后期重新设计。 AI
影响 通过在早期检测关键时序问题，该方法有望显著减少设计迭代次数，加速半导体行业的产品发布。
排序理由 该集群包含一篇详细介绍电路时序预测新方法的学术论文。[lever_c_demoted from research: ic=1 ai=1.0]
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