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SystemVerilog Assertions
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新的FVRuleLearner框架利用操作符推理树自动执行形式验证
研究人员开发了FVRuleLearner，一个新颖的框架，旨在通过学习操作符级规则来自动化形式验证（FV）。该系统利用操作符推理树（Op-Tree）来模拟将自然语言规范转换为SystemVerilog断言（SVA）的复杂过程。FVRuleLearner分两个阶段运行：训练阶段，它构建Op-Trees，将自然语言到SVA的对齐分解为操作符感知的问答；测试阶段，它检索推理跟踪以生成针对未见过规范的新规则。研究表明，FVRuleLearne…
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新的LLM驱动系统HierSVA助力硬件形式化验证
研究人员推出HierSVA，一个旨在利用大型语言模型（LLMs）增强硬件设计的形式化验证的综合系统。该系统包括一个从层次化RTL代码生成SystemVerilog Assertions (SVA)的管道、一个包含342个模块及其相关错误变体和自然语言规范的数据集，以及一个用于评估LLM在此任务上性能的基准。对十二个LLM的初步评估显示，模块级编译率为67.1%，生成的断言有82.1%的时间被证明是非平凡的，但仅检测到36.2%的注入故…