SystemVerilog
PulseAugur coverage of SystemVerilog — every cluster mentioning SystemVerilog across labs, papers, and developer communities, ranked by signal.
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TinyTPU 通过 WebAssembly 在浏览器中模拟 systolic array
一位开发者创建了 TinyTPU，这是一个直接在网页浏览器中运行的用于矩阵乘法的 systolic array 的功能模拟。该项目使用 SystemVerilog 定义硬件逻辑，然后将其编译为 WebAssembly 以供执行。交互式可视化允许用户逐步了解模拟硬件上的矩阵乘法过程，从而清晰地理解诸如 weight-stationary 操作和对角线交错等概念。
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新的RuC框架为LLM代码补全生成HDL-agnostic基准
研究人员开发了RuC，一个用于生成硬件描述语言（HDL）代码补全基准的新框架。该系统由语法驱动且语言无关，能够对寄存器传输级（RTL）开发中的大型语言模型（LLMs）进行受控评估。RuC根据HDL语法屏蔽代码区域，并提示模型重新生成它们，从而能够评估从简单赋值到整个逻辑块的能力。一项使用RuC在Tiny Tapeout和RISC-V核心的SystemVerilog基准上进行的研究表明，补全性能受模型类型、屏蔽区域结构和提示策略的影响，…
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AI 研究循环优化 CPU 架构，性能提升 92%
受 Andrej Karpathy 工作启发的一个自主研究循环被改编用于优化 CPU 的微架构。该系统提出了、实现了并评估了一个 SystemVerilog CPU 核心的假设，在性能和效率方面取得了显著的改进。该项目突显了 AI 驱动的优化在硬件设计中的潜力，并强调了稳健验证过程的关键作用。
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Arch AI-原生HDL通过LLM生成简化硬件设计
研究人员推出了一种新颖的AI原生硬件描述语言Arch，用于微架构规范和AI辅助代码生成。Arch包含了一流的常用硬件结构构造，将时钟和复位分析转换为编译时类型规则，以增强安全性。该语言的设计优先考虑AI可生成性，其语法和模式允许大型语言模型根据自然语言规范生成结构正确且类型安全的Arch代码。编译器输出SystemVerilog并自动生成用于形式验证的安全属性。