RISC-V
PulseAugur coverage of RISC-V — every cluster mentioning RISC-V across labs, papers, and developer communities, ranked by signal.
- developed by University of California, Berkeley 100%
- acquired by Tenstorrent 90%
- used by Qualcomm 70%
- acquired Qualcomm 70%
- used by Tenstorrent 70%
- uses Qualcomm 70%
- instance of central processing unit 70%
- used by system on a chip 70%
- competes with Arm Holdings 60%
- used by Arm Holdings 60%
- affiliated with Arm Holdings 50%
- invested by Qualcomm 50%
15 天有情绪数据
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AI 在卫星、计算和音乐披露方面取得进展
总部位于阿布扎比的 Orbitworks 公司已将其 Altair 卫星的容量出售给 CNES，标志着阿联酋太空产业扩张的一步。与此同时，印度卡纳塔克邦政府推出了 KEO，这是一款利用 RISC-V 架构进行设备端 AI 处理的 AI 就绪型计算设备。在相关进展中，Apple Music 现在将强制披露 AI 生成的音乐，使听众无法选择不看这些标签。
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Mistral AI 集成中国 AI 模型，凸显欧盟科技主权挑战 · 跟踪 2 个来源
欧洲 AI 公司 Mistral AI 因决定将其欧洲控制的 AI 基础设施集成中国 GLM-5.2 模型而面临审查。此举旨在通过专注于 AI 采用而非创新来促进欧洲科技主权，但由于欧盟与中国之间的地缘政治紧张局势，以及美国将该模型的开发者 Zhipu (Z.ai) 列入实体清单，引起了关注。与此同时，巴西正通过将美国和中国的 AI 计算与 RISC-V 架构和国家云相结合来推行类似的多元化依赖战略，专家建议欧洲应该关注这一举措。
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Chestnut OS：专为机器学习工作负载构建的新操作系统
Chestnut OS 是一款专为机器学习工作负载设计的新操作系统。它支持多种架构，包括 ESP32、ARM 和 RISC-V。该操作系统是为 Beluga Navigation Systems 开发的，是面向农业行业的更大产品的一部分。
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AMD、Google、Cerebras 推进 AI 硬件；Stripe 投资 AI 网关
The Register 的 AI 版块涵盖了几个不同的进展，包括 AMD 在 AI 能源效率方面的进展、Google 在涉及 Marvell 和 Broadcom 的 AI 芯片市场的战略举措，以及 Cerebras 的 CS-4 系统，该系统旨在最大限度地提高 AI 性能。此外，该版块还重点介绍了一个安全漏洞，其中 Microsoft Security Copilot 被诱骗泄露了黑客攻击方法，以及 Stripe 在成为 AI 代…
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LLM 代理创建自适应硬件木马以测试检测器弱点
研究人员开发了 TrojanGYM，一个利用多个大型语言模型创建自适应硬件木马的新颖框架。这些木马通过生成利用检测器盲点的多样化触发器和载荷，旨在绕过现有的基于学习的检测器。该框架包含一个涉及 LLM 代理、语法检查、功能验证和基于 GNN 的检测器的迭代循环，以改进木马插入策略。还引入了一个新的检测器 Robust-GNN4TJ，它显著提高了对 LLM 生成木马的检测率。
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阿里巴巴的 XuanTie C950 RISC-V 芯片原生运行 Qwen-3.8 LLM
阿里巴巴已成功将其由台积电采用 5nm 工艺制造的 XuanTie C950 RISC-V 芯片与其 Qwen-3.8 27B 大语言模型集成。此次集成使得该模型能够原生运行在该芯片上，实现了每秒 30 个 token 的性能。这一进展标志着阿里巴巴在人工智能硬件和软件领域实现垂直整合迈出了重要一步，有望减少对传统 GPU 架构的依赖。
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嵌入式工程师回应 RISC-V 文章
此集群包含一篇讨论题为“RISC-V 本应更了解”的文章。该条目是一位“第三世界嵌入式工程师”对该文章的回应，并附有指向原文和 Hacker News 评论的链接。
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QEMU 11.1 发布，支持 UFS 仿真及 ARM/RISC-V 改进
QEMU 版本 11.1 已发布，引入了对通用闪存（UFS）仿真的支持。此次更新还包括对 ARM 和 RISC-V 架构的改进。此外，该版本还支持最新的 ARM CPU，增强了其在各种平台上的功能。
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部分 RISC-V 芯片发现类似 Spectre 的漏洞
研究人员在某些 RISC-V 芯片中发现了新的漏洞，让人联想到 Spectre 安全漏洞。这一发现凸显了处理器设计中持续存在的安全挑战，即使是开源架构也面临这些问题。研究结果表明，在各种芯片设计中，此类硬件级别攻击的可能性依然存在。
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MiCoPro框架赋能边缘AI高效混合精度量化
研究人员推出MiCoPro，一个用于边缘AI应用混合精度量化（MPQ）端到端协同设计的新型框架。该框架通过采用一种优化算法，在严格的延迟约束下寻找精度最优的量化配置，从而解决了现有方法的局限性。MiCoPro利用硬件感知代理（HAP）模型来提高预测精度和硬件通用性，能够从PyTorch模型快速探索并直接部署到C代码。在BitFusion加速器和RISC-V处理器上的演示表明，在精度损失极小的情况下，延迟最多可降低40%。
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新的RVANNS引擎提升了RISC-V上的近似最近邻搜索性能
研究人员开发了RVANNS，这是一个针对RISC-V处理器优化的近似最近邻搜索新引擎。该系统采用混合精度索引和局部感知图遍历，通过减少数据转换开销和提高缓存效率来提升性能。当集成到Milvus向量数据库中时，RVANNS在吞吐量和能效方面均显著优于现有的CPU和GPU基线。
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对抗性图案可规避监控摄像头；Project Oberon 在 RISC-V 上运行
一位安全研究人员开发了一种能够生成对抗性图案的算法，这些图案可以规避监控摄像头的检测。这些图案可以使个人、面部和车辆在自动监控系统中变得模糊不清。另外，Project Oberon System 的一个版本已被改编为在 RISC-V 架构上运行，这与它最初的 RISC-5 实现有所不同。
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研究员创建最慢x86 CPU指令“耻辱榜”
硬件研究员Christopher Domas发起了一个项目，旨在找出最慢的单条x86指令，并创建一个排行榜来排名这些性能瓶颈。目前排名第一的是`fxrstor64`指令，它执行时耗费了惊人的1980亿周期，即62秒，用于从内存中恢复512字节的SIMD寄存器状态。Domas通过操纵内存映射I/O并压垮CPU的PCIe总线，故意减慢指令的执行速度来实现这一目标。未来计划为ARM和RISC-V架构创建排行榜，并制定特定规则以确保只测量单条指令的延迟。
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MAUPITI 为低功耗红外传感器实现设备端学习
研究人员开发了MAUPITI，一种用于低分辨率红外传感器的新型设备端学习系统。该系统采用带有RISC-V微控制器的智能多像素红外传感器，在严格的内存和功耗限制下实现姿态和手势识别。通过采用基于原型的最近类均值（Nearest Class Mean）分类器，MAUPITI实现了与传统方法相当的准确性，同时允许设备上的持续自适应。
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SmarCo HT Tech 推出 RISC-V 芯片以降低 AI 视频生成成本
SmarCo HT Tech 开发了一款新的 RISC-V 数据流芯片，旨在降低与 AI 视频生成相关的成本。这项创新旨在满足日益增长的对创建 AI 生成视频内容的需求和不断增加的费用，这是 AI 领域一个快速发展的方向。
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King Kong GC3：RISC-V视频AI芯片重新定义算力规则
King Kong GC3，一款新颖的RISC-V数据流架构芯片，被推出为全球首款视频专用AI AIGC芯片。它旨在解决传统CPU和GPU架构在处理视频处理的海量数据需求方面存在的低效率问题。通过采用数据驱动的执行模型，GC3芯片显著减少了数据移动和能耗，为视频AI任务（如生成、分析和质量检测）提供了高性能。
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LLM框架LACE加速RISC-V指令扩展开发
研究人员开发了LACE，一个利用大型语言模型（LLMs）来简化RISC-V内核领域特定指令集架构扩展（ISAX）的创建和验证的新型框架。该多智能体系统将自然语言意图转换为两级中间表示，对大型代码库执行本地化RTL编辑，并与编译器无关的形式化检查流程集成。在对四个嵌入式RISC-V内核的评估中，LACE将pass@1的生成准确率显著提高到72.8%，增强了代码本地化能力并减少了集成工作。
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在嵌入式RISC-V上，KAN比MLP更慢、成本更高
一篇新的研究论文评估了在嵌入式RISC-V系统上，硬约束循环物理信息神经网络（HRPINNs）中Kolmogorov-Arnold网络（KANs）与传统多层感知机（MLPs）的部署成本。研究发现，尽管KANs在训练时参数效率更高，但在RISC-V RV64GC平台上部署时，其每个积分步的速度明显更慢，能耗也更高。此外，KANs在INT8量化下表现出较低的可靠性，轨迹比同类MLPs更早发散，这表明MLPs对于嵌入式HRPINN应用仍然是…
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基于忆阻器的储层计算在分支预测方面展现出潜力
研究人员开发了一种新颖的储层计算（RC）框架，用于流水线处理器中的分支预测，并利用了新兴的CMOS忆阻器器件。该框架使用System Verilog和Verilog-AMS实现和仿真，展现出高速运行和与数字逻辑集成的潜力。尽管RC设计在RISC-V RV64GC ISA的Dhrystone基准测试中显示出令人印象深刻的预测准确性，但与最先进的TAGE预测器相比，其适应分支行为变化的速度明显较慢。
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LLM驱动的工作流简化RISC-V扩展迁移
研究人员开发了一种新颖的两阶段工作流，以解决CPU设计中不合规RISC-V扩展的挑战。该流程利用RISC-V统一数据库（UDB）作为事实的中央来源，并采用与模型上下文协议（MCP）工具集成的语言大模型（LLM）来促进扩展迁移到合规的操作码空间。该工作流自动化指令编码的检查、冲突的识别以及重新映射的提议，随后生成和验证硬件及软件构件。