hardware description language
PulseAugur coverage of hardware description language — every cluster mentioning hardware description language across labs, papers, and developer communities, ranked by signal.
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新的HDL修复系统使用字典引导变异和仿真发散
研究人员开发了一种新颖的系统，用于自动修复硬件描述语言（HDL）设计，解决了搜索空间大和语法约束严格的挑战。该系统采用字典引导变异算子，利用特定于被测设计（DUT）的ANTLR派生词汇表。它将此与仿真发散故障定位模块相结合，以识别变异并将其导向高嫌疑区域。这种方法在CirFix基准套件上显示出有效性，成功修复了多种错误变体，包括先前方法无法处理的复杂多重编辑实例，同时还实现了显著的加速。
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新的ChipV-RTL框架增强了硬件设计的Verilog生成
一篇新研究论文介绍ChipV-RTL，这是一个多智能体框架，旨在改进数字硬件设计的寄存器传输级（RTL）代码生成。该框架通过将任务分解为更小、可管理的子任务，解决了处理冗长、详细规范和生成冗长、语法正确的代码的挑战。在RealBench基准测试上的实验表明，ChipV-RTL的性能显著优于当前最先进的大型语言模型和智能体，通过率达到45.0%，而现有模型为21.6%。
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论文探讨将LLM用于前端芯片设计自动化
一篇新的arXiv论文探讨了将大型语言模型（LLM）集成到电子设计自动化（EDA）的前端芯片设计中。该论文强调了LLM如何协助硬件描述语言生成、测试平台构建和设计空间探索等任务，朝着EDA中更自主的代理执行方向发展。它还讨论了LLM赋能的前端设计所面临的挑战和未来机遇，并提到了OpenClaw等系统以及Hugging Face和DagsHub等平台。
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新的RuC框架为LLM代码补全生成HDL-agnostic基准
研究人员开发了RuC，一个用于生成硬件描述语言（HDL）代码补全基准的新框架。该系统由语法驱动且语言无关，能够对寄存器传输级（RTL）开发中的大型语言模型（LLMs）进行受控评估。RuC根据HDL语法屏蔽代码区域，并提示模型重新生成它们，从而能够评估从简单赋值到整个逻辑块的能力。一项使用RuC在Tiny Tapeout和RISC-V核心的SystemVerilog基准上进行的研究表明，补全性能受模型类型、屏蔽区域结构和提示策略的影响，…
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HAVEN系统利用LLM自动化IC测试平台生成，实现高覆盖率
研究人员开发了HAVEN，一个旨在利用大型语言模型（LLM）改进通用验证方法学（UVM）测试平台生成的新系统。HAVEN通过采用一种避免直接生成HDL的方法来应对LLM生成错误HDL代码的挑战。它使用LLM代理创建架构计划，并结合一个带有专用领域特定语言（DSL）的模板引擎来构建UVM组件和序列。