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English(EN) PPAPlace: Differentiable Cross-Stage Objectives for Chip Placement Optimization

新AI工具PPAPlace优化芯片布局以提升性能

研究人员开发了PPAPlace,一个旨在通过优化芯片布局来提升性能、功耗和面积(PPA)的新型AI驱动系统。与侧重于半周长布线长度(HPWL)的传统方法不同,PPAPlace采用双流预测器,结合了图注意力和空间卷积来预测布线后时序指标,如最差负时序裕度(WNS)和总负时序裕度(TNS)。这种方法允许从这些时序指标获得的梯度反馈到布局过程中,与现有基线相比,在WNS和TNS方面取得了显著改进。 AI

影响 这项研究通过提高AI布局工具在预测和优化关键时序指标方面的准确性,有望带来更高效的芯片设计。

排序理由 该集群包含一篇详细介绍用于芯片布局优化新AI方法的学术论文。[lever_c_demoted from research: ic=1 ai=1.0]

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新AI工具PPAPlace优化芯片布局以提升性能

报道来源 [1]

  1. arXiv cs.AI TIER_1 English(EN) · Ruogu Chen, Jie Han ·

    PPAPlace:芯片布局优化的可微分跨阶段目标

    arXiv:2608.13790v1 Announce Type: cross Abstract: Macro placement significantly affects a chip's post-route performance, power, and area (PPA). Most placement methods optimize half-perimeter wirelength (HPWL) as the primary objective. However, recent benchmarking shows a near-zer…