Yaoyu Zhu

新的ChipV-RTL框架增强了硬件设计的Verilog生成

一篇新研究论文介绍ChipV-RTL，这是一个多智能体框架，旨在改进数字硬件设计的寄存器传输级（RTL）代码生成。该框架通过将任务分解为更小、可管理的子任务，解决了处理冗长、详细规范和生成冗长、语法正确的代码的挑战。在RealBench基准测试上的实验表明，ChipV-RTL的性能显著优于当前最先进的大型语言模型和智能体，通过率达到45.0%，而现有模型为21.6%。