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Monaka CPU

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SIGNIFICANT · CL_10366 · Apr 30 · 08:07

台积电通过更精细的间距推进3D芯片堆叠路线图，以支持未来CPU

台积电公布了其系统级集成芯片（SoIC）3D堆叠技术的路线图，目标是在2029年前将间距尺寸从6微米减小到4.5微米。这项进步将实现面对面芯片堆叠，富士通即将推出的Monaka CPU预计将利用这项技术。该路线图表明台积电致力于推动半导体集成技术的边界，以支持未来高性能计算。