Dr. RTL

AI智能体自动化硬件设计，提升关键指标

研究人员开发了Dr. RTL，一个旨在自动化和优化硬件寄存器传输级（RTL）设计过程的多智能体框架。该框架通过学习可重用的优化技能持续改进，在20个真实RTL设计中，平均最差负时序裕量（WNS）提高了21%，总负时序裕量（TNS）提高了17%，同时面积减少了6%。该论文还探讨了智能体驱动的综合脚本调优，并设想了未来将架构、RTL和电子设计自动化（EDA）算法设计空间整合的AI原生设计自动化。