English(EN) SCALE: Self-Supervised Constraint-Aware Layout GEneration for Local P&R DRV Fixing at Advanced Nodes

新 AI 框架解决半导体设计规则违规问题

作者 PulseAugur 编辑部 · [1 个来源] · 2026-07-27 04:00

研究人员开发了 SCALE，一个旨在解决先进亚 2 纳米节点半导体制造中复杂设计规则违规的新框架。该系统采用自监督布局生成阶段，其中经过微调的语言模型学习从周围环境中重建被掩码的多边形。这种方法使模型能够生成带有 DRC 注释的布局违规对，然后用于微调领域适应的视觉语言模型 (VLM)。该 VLM 为局部 DRV 修复提供规则感知的几何指导，在真实案例中将最先进代理的解决率提高了高达 25%。 AI

影响该框架可以通过自动化检测和修复复杂的布局违规来加速先进半导体的设计过程。

排序理由该集群描述了一篇详细介绍特定工程问题的新的技术框架的研究论文。[lever_c_demoted from research: ic=1 ai=1.0]

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arXiv cs.CV TIER_1 English(EN) · Chia-Tung Ho, Haoyu Yang, Guanglei Zhou, Yoshi Nishi, Yaguang Li, Walker Turner, Cunxi Yu, Yiran Chen, Brucek Khailany · 2026-07-27 04:00

SCALE：面向先进工艺下 P&R DRV 修复的自监督约束感知布局生成

arXiv:2607.21850v1 Announce Type: new Abstract: As semiconductor manufacturing advances toward sub-2nm nodes, local place-and-route (P&R) design-rule violation (DRV) fixing is increasingly limited by complex rule interactions, dense multi-layer routing geometries, and foundry…

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SCALE：面向先进工艺下 P&R DRV 修复的自监督约束感知布局生成

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