台积电公布了其系统级集成芯片（SoIC）3D堆叠技术的路线图，目标是在2029年前将间距尺寸从6微米减小到4.5微米。这项进步将实现面对面芯片堆叠，富士通即将推出的Monaka CPU预计将利用这项技术。该路线图表明台积电致力于推动半导体集成技术的边界，以支持未来高性能计算。 AI
影响 台积电在芯片堆叠和间距减小方面的进步可能为更强大、更高效的AI硬件提供支持。
排序理由 台积电的先进3D堆叠技术路线图代表了半导体制造领域的一项重大发展。
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TSMC SoIC 3D stacking roadmap outlines path from 6-micron pitches today to 4.5-micron in 2029 — Fujitsu's Monaka CPU to benefit from face-to-face chiplet stacking TSMC adds support for face-to-face stacking, 6.5 µm and 4.5 µm pitches for the next generation of SoIC 3D stacking. h…