SystemVerilog Assertion

新框架提升LLM生成的SystemVerilog Assertion准确性

研究人员推出SpecAlign，一个旨在提高大型语言模型（LLM）生成的SystemVerilog Assertions（SVAs）的语义准确性的新框架。目前的LLM方法在确保生成的SVA真正符合自然语言规范意图方面常常遇到困难，这可能导致调试挑战。SpecAlign通过采用迭代对齐循环来解决这个问题，这些循环利用蕴含式分类和自洽投票进行优化，以评估规范和生成的SVA是否符合设计要求。